Gatterlaufzeiten Reihenschaltung PMOS

[drehpoti]

Hallo,

wenn ein PMOS eine Laufzeit von 3us hat, warum hat ein NAND-Gatter mit drei Eingängen dann eine Laufzeit von 1us? Warum rechnet man dann 1/3*3us, wobei der Nenner die Anzahl der Transistoren ist?

Danke und Gruß
der Drehpoti

[anders]

Verrätst du uns auch noch wovon du redest ?

[drehpoti]

Okay, nochmal langsam. Es geht um Laufzeiten in Gattern. MOS-Transistoren als Schalter - PMOS hat eine Laufzeit von 3us, NMOS von 1us. Gegegeben ist ein NAND mit 3 NMOS in Reihe und 3 PMOS parallel.
Y = NOT(A&B&C)

Zu bestimmen sind die Laufzeiten für verschiedene Eingangszustände - A,B,C = 0, A,B,C = 1, A,B=1 und C=0. Flächenunterschiede zwischen PMOS und NMOS gibt es nicht.
Als Lösung wird angegeben, dass wenn alle drei PMOS leiten, die Laufzeit des NAND nicht 3us, sondern 1us ist. Formel hierzu: 1/#Gatter *Laufzeit(Gatter), also 1/3 * 3us = 1us.

Wieso ist die Laufzeit des NAND hier 1us, anstatt 3us?

[anders]

Dieser Unterschied war vor über 30 Jahren einer der Hauptgründe für die Ablösung der CD4000(A)-Schaltungen durch die CD4000B-Serie, wobei das B für "buffered" steht.

Welchen Lösungsvorschlag hast du denn ?

[drehpoti]

Nabend,

ich habe keinen Lösungvorschlag. Ich versuche diese Aufgabe fürs Studium zu verstehen - warum wird die Gatterlaufzeit kürzer, wenn ich mehrere MOS-Transistoren in Reihe schalte?

Gruß
der DrehPoti